数电实验报告最终版 数电实验报告答案大全

        数字系统设计基础实验报告学院：计算机学院班级：031014班姓名：陈强学号：03101327实验一基本逻辑门电路实验

        一、实验目的1.掌握TTL与非门，与或非门和异或门输入与输出之间的逻辑关系。2.熟悉TTL中，小规模集成电路的外形，管脚和使用方法。

        二、实验所用器件1.二输入四与非门74LS001片2.二输入四或非门74LS021片

        三、实验内容1.测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。

        2.测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。

        四、实验接线图及实验测试1.测试74LS00逻辑关系输入输出引脚1引脚2引脚3LL1LH1HL1HH0结论：一个与非门当两个输入为高电平时输出为低电平，其它输入时输出为高电平。2.测试74LS86逻辑关系输入输出引脚1引脚2引脚3LL0LH1HL1HH0结论：一个异或门当有两输入不同时，输出为高电平，当两输入相同时，输出为低电平。

        实验二组合逻辑电路部件试验一.实验目的：

        1、掌握逻辑电路设计的基本方法；

        2、掌握EDA软件工具MAX—PlusII的原理图输入方法；

        3、掌握MAX—PlusII的逻辑电路编译、波形仿真的方法二．实验内容：

        1、内容：3-8译码器（74LS138）的波形仿真器件：3-8译码器3-8译码器原理图3-8译码器波形图

        2、设计一个2-4译码器（功能要求见真值表）2-4译码器真值表输入输出EA1A2Q0Q1Q2Q3I∮∮11110000111011011101101111110表中E为允许使能输入端，A

        1、A2为译码器输入，Q

        0、Q

        1、Q

        2、Q3分别为输出，∮是任意状态。2-4译码器原理图2-4译码器波形图

        3、设计并实现一个4位二进制全加器

        （1）二进制全加器原理：两个n位二进制数相加的加法运算电路是由一个半加器和（n-1）个全加器组成。它把两个n位二进制数（A,B）分别作为输入信号。

        产生一个(n+1)位二进制数作它的和数（Cn-1,S）。一个n位二进制加法器的方框图如下图所示。图中A和B是用来相加的两个n位输入信号，Cn-1,Sn-1,Sn-2,……S2,S1,S0是它们的和数。

        在该电路中对A0和B0相加用一个半加器，对其它位都用全加器。如果需要，串接这些电路以扩充相加的为数，那么它的下面是全加器的n位二进制加法原理图：Cn-1Sn-1Cn-2Sn-2C1S1C0S0C-1Bn-1Bn-2B1A1B0A0

        （2）实验步骤：①设计1位二进制全加器，其逻辑表达式如下：Sn=AnBnCn-1Cn=AnB0+Cn-1(AnBn)An是被加数，Bn是加数，Sn是和数，Cn是向高位的进位，Cn-1是低位的进位。2利用1位二进制全加器构成一个4位二进制全加器，进行仿真。

        设计的原理图如下：编译，进行波形仿真，得到如下波形:实验三组合逻辑电路部件实验一．实验目的1．掌握逻辑电路设计的基本方法；2．掌握EDA软件工具MAX—PlusII的原理图输入方法3掌握MAX—PlusII的逻辑电路编译、波形仿真的方法二．实验内容：1.设计一个四选一的单元（数据选择器）电路数据选择器又称输入多路选择器、多路开关。它的功能是在选择信号C1—Cm的控制下，从若干输入数据发（D1—Dn）中选择一路输入数据传送到唯一的公共数据通道上（输出）。四选一数据选择器功能表选通选择信号四路数据输出EA1A0DF1∮∮∮0000D0—D3D0001D0—D3D1010D0—D3D2011D0—D3D3表中E是电路选通使能端，A

        1、A0分别是选择信号端，D

        0、D

        1、D

        2、D3分别是四路数据，F是数据输出端。

        ∮为任意状态。编译，进行波形仿真，得到如下波形:2.设计一个1：4的数据分配器数据分配器的功能是在选通信号(G)和选择信号（Cn）线的控制下讲一路输入数据（D）线的控制下将一路输入数据（D）分别分配给相应的输出端（Yn）。1：4数据分配器功能表如下：输入端输出端GC1C0DY0Y1Y2Y31∮∮∮1111000DD111001D1D11010D11D1011D111D表中G是选通使能端，C

        1、C0分别是选择端，D是一路输入数据，Y

        0、Y

        1、Y

        2、Y3分别是选择的输出端。

        设计原理图如下：编译，进行波形仿真得到如下波形：实验四时序电路设计

        （一）一．实验目的1．掌握RS触发器、D触发器、JK触发器的工作原理。2．学会正确使用RS触发器、D触发器、JK触发器。二．实验内容自循环寄存器

        （1）用D触发器DFF（或74LS74）构成一个四位自循环寄存器。

        方法是

        （2）对设计的电路建立相应的波形仿真文件，进行波形仿真。将触发器Q0置1（即PRN0输入一个负脉冲），Q

        1、Q

        2、Q3清0（即CLR

        1、CLR

        2、CLR3输入一个负脉冲）。

        （3）进行器件编程（定义自循环寄存器的输入/输出引脚号）。

        （4）连线验证所设计电路的正确性预置初始状态（与波形仿真相同），自循环寄存器的PRNi和CLRi端连接到开关的电平输出插空，输入端CLK引脚连接到实验系统的单脉冲输出插孔，输出端Q

        0、Q

        1、Q

        2、Q3连接到LED显示灯。由时钟CLK输入端输入单脉冲，观察并记录Q

        0、Q

        1、Q

        2、Q3的状态变化。实验五时序电路设计

        （二）一．实验目的1．掌握RS触发器、D触发器、JK触发器的工作原理。

        2．学会正确使用RS触发器、D触发器、JK触发器。二．实验内容

        3、用D触发器（或74LS74）构成4位的二进制（同步或异步）计数器（分频器）Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1Z000000010000100100001000110001101000010001010010101100011001110011110000100010010100110100101010110101111000110011010110111100111011110111100001函数：三．电路连接：四．波形图如下实验六数字系统设计综合实验一．实验目的通过实验室学生掌握数字系统电路的设计、调试及系统组装的方法，提高学生的数字系统电路的综合设计能力和实验技能。二．实验内容充分利用数字电路实验系统提供的硬件资源，用YHDL语言或（VHDL语言与组合逻辑图元结合）设计所需电路，完成数字电路设计与设计电路的功能检测。

        （六）数字钟设计充分利用CPLD实验系统提供的硬件资源，用VHDL语言（或VHDL语言与组合逻辑图形结合）设计一个显示小时（两位）、分（两位）、秒（两位）的计时器。

        1、计时器功能要求计时器具有时（两位）、分（两位）、秒（两位）时间显示，具有时间设置，清零（复位），计时启动，计时停止的功能。利用实验系统的资源，对设计的电路进行组装和功能检测。

        2、计时器逻辑原理图（参考）计时器可由下面的逻辑部件构成。

        3、计时器设计步骤分频器设计数字显示器设计计数器设计数据选择器及四选一逻辑电路设计数字钟组合设计.数字钟设计电路图数字钟波形图